急请求高手指点：verilog中if条件识别不了是什么原因？？？

taluopai · 发表于 2011-11-22 08:54:39

本帖最后由 taluopai 于 2011-11-22 09:02 编辑

回复 1# jeamie

把 b1==b2==0这样形式的语句分开来写，对于单bit来说&& 与 & 没有区别，不过要是多bit就有区别了。

楼主的意思是判断，b2与b1都等于0的情况，但是如果连起来写，若b1 == b2,此时( (b2==b1) == 1)!=0。楼主可以测试一下。

418478935 · 发表于 2011-11-22 13:31:30

我怀疑是A1 A2 B1 B2 的程序有点问题

dreamylife · 发表于 2011-11-22 19:49:36

我觉得是时钟的问题。你程序的结构是几个and gate + mux + reg.所以应该是在A/B的沿来临，并且posedge clk来的时候寄存器置位，而是在下一个clk输出。所以请问是不是clk的问题，能否发一个带clk的仿真图？

xdic · 发表于 2011-11-28 17:55:18

不见楼主了

这么多人给你出主意寒心啊

中昕 · 发表于 2011-11-28 18:09:51

那玩意儿不能写成连等吧

jekky888888 · 发表于 2011-11-28 22:06:55

学习了！！

jack888518 · 发表于 2011-11-28 23:08:42

假设你的边沿检测的那部分代码没有问题............
那么你知道
“b1==b2==0&a2==1&a1==0”这一段什么时候能执行么？
答案是：
b1=1
b2=0
a2=1
a1=0
你确定这个是你要判断的逻辑满足条件？
因为不知道你这个b1，b2，a1，a2是什么信号，不好说你判断对否......
问题肯定就在这里了...你对连续判断的理解有误...这是个从右向左的比较顺序

xdm6737009 · 发表于 2011-11-30 22:09:24

a1==a2==1这个表达式自右向左结合，首先计算a2==1 得带一个逻辑值x，再计算a1==x。

jiangyq · 发表于 2011-12-8 16:15:40

你的代码描述的就是仿真的逻辑，你自己语言学的不好。if(b1==b2==0&a2==1&a1==0)
意思是 b1 == 1 b2 == 0 a2 ==1 a1 == 0

[求助] 急请求高手指点：verilog中if条件识别不了是什么原因？？？

站长推荐 /1