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Parsing design file 'add4.v'
Top Level Modules:
addr4
No TimeScale specified
Starting vcs inline pass...
1 module and 0 UDP read.
recompiling module addr4
gcc -pipe -O -I/usr/Synopsys/VCS/include -c -o rmapats.o rmapats.c
if [ -x ../simv ]; then chmod -x ../simv; fi
g++ -o ../simv 5NrI_d.o 5NrIB_d.o tsEW_1_d.o rmapats_mop.o rmapats.o SIM_l.o /usr/Synopsys/VCS/linux/lib/libvirsim.a /usr/Synopsys/VCS/linux/lib/librterrorinf.so /usr/Synopsys/VCS/linux/lib/libsnpsmalloc.so /usr/Synopsys/VCS/linux/lib/libvcsnew.so /usr/Synopsys/VCS/linux/lib/vcs_save_restore_new.o /usr/Synopsys/VCS/linux/lib/ctype-stubs_32.a -ldl -lc -lm -lpthread -ldl
../simv up to date
CPU time: .860 seconds to compile + .780 seconds to elab + .428 seconds to link
这个到底是什么原因造成的啊.....是不是GCC?我gcc--version了下 系统已经装了... |
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