Synopsys TetraMax 输出verilog格式的测试激励

movie125 · 发表于 2011-11-18 20:28:00

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请问Synopsys TetraMax 输出verilog格式的测试激励，对版本或license有要求吗？为什么E-2010.12-SP5，不支持输出verilog格式的测试激励呢？

ln76wlguo · 发表于 2011-11-20 19:34:04

没有听说过

movie125 · 发表于 2011-11-23 17:36:37

就是write pattern对话框中，格式输出只有VHDL等，然后write_pattern -format verilog 也不支持！

tysq · 发表于 2011-12-26 13:54:37

新的版本write_patterns不支持生成verilog和vhdl格式的pattern了。你可以生成stil格式的，让后用write_testbench转成verilog的。

clean_water · 发表于 2012-4-13 16:28:24

新的版本write_patterns不支持生成verilog和vhdl格式的pattern了。你可以生成stil格式的，让后用write_test ...
tysq 发表于 2011-12-26 13:54

登录/注册后可看大图

楼上说的是，我以前用的是2007版本的，现在用2011版本的，write_patterns就去掉了支持verilog格式的，需要用write_testbench命令转一下，就是stil2verilog，不过得看你的license有这个feature没，我现在的就没有这个feature，郁闷啊~~

clean_water · 发表于 2012-4-16 15:49:27

不过也可以先生成.stil格式的，附带会生成xx_stildpv.v文件，这个也可以仿真，至于怎么设置，我也在探索中，纠结，不知道vcs怎么用xx_stildpv.v文件和.stil去仿真。。。。。

xhf811 · 发表于 2012-4-17 17:02:54

是的新版本不支持了

wb312_0 · 发表于 2012-10-15 17:44:44

学习中。。。

Syn2012 · 发表于 2012-11-21 00:56:33

2010.03之后版本就不支持了，只能用write_testbench或stil2verilog转，当然如果还装有2010.03或者之前的dc版本，仍可以用write_pattern生成verilog的pattern。希望对你有帮助。

wang1231987 · 发表于 2012-11-29 16:47:27

回复 7# clean_water

LZ，知道怎么用vcs用xx_stildpv.v文件和.stil去仿真，我也遇到相同的问题。

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