Synopsys TetraMax 输出verilog格式的测试激励

movie125 · 发表于 2013-7-9 10:52:01

回复 11# wang1231987

重新安装了以前的版本啦！

if1302 · 发表于 2013-7-9 10:55:41

回复 3# movie125

·······

Syn2012 · 发表于 2013-7-9 10:59:57

LZ，知道怎么用vcs用xx_stildpv.v文件和.stil去仿真，我也遇到相同的问题。

楼上，stildpv.v需要加载vcs的dpv系统函数。可以上solvnet下载一个lab的例子，里面有讲如何使用xxstildpv.v或stil去仿真。希望对你有帮助！

gordonyjh · 发表于 2013-7-11 16:52:29

使用VCS实现stildpv仿真。
COMP_OPTS = -full64 -debug_pp -V -sverilog -fsdb -f ./tb.f \
         +notimingcheck +define+functional \
         -P $syn_path/stildpv_vcs.tab $syn_lib_path/libstildpv.a

default: comp run
   vcs $(COMP_OPTS) | tee build.log

run:
./simv -ucli -i dump.do | tee sim.log

按说，使用CADENCE的仿真工具也可以进行仿真，但是这个stildpv.so的库文件需要自己生成。

eejessie · 发表于 2014-5-1 17:04:29

请问一下各位，你们的TetraMAX的license是怎么得来的？我的test-ATPG-max等feature都不能用，不知道各位大神有没有遇过和我同样的问题？

modestydave · 发表于 2014-6-26 11:54:34

非常感谢，我很感激。

fm999 · 发表于 2015-6-1 13:14:09

遇到相同的問題，找答案中

jiegeng66 · 发表于 2017-5-9 15:53:24

mark一下

forestimber · 发表于 2018-9-19 21:38:22

license dat里面明明有Test-Validate feature但是stil2verilog就是报没有lic，怎么回事呢？

zhangbchao · 发表于 2018-12-3 15:49:20

2013的版本之后不能直接生成.v仿真文件，只能通过.stil文件来转

[求助] Synopsys TetraMax 输出verilog格式的测试激励

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