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[求助] 关于timing check,请高手指点

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发表于 2011-11-17 17:16:12 | 显示全部楼层 |阅读模式

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刚学用刚写DC脚本,想问一下问题:
1,异步置数
   如果一个寄存器,always @(posedge clk or posedge start or negedge reset) ,存在异步置位,这个异步置位端需要做一些约束吗?怎么约束

2,上升沿和下降沿同时存在
  一个design中,如果有path:上升沿launch,下降沿(和前面同一个clk时钟)capture,那我们该怎么约束呢?“是不是只要定义clk的周期就可以了,软件自动检查timing?
 楼主| 发表于 2011-11-17 17:40:11 | 显示全部楼层
怎么就没有人来帮我解答一下呢?哎!!!!着急。。。
发表于 2011-11-18 16:37:37 | 显示全部楼层
帮你顶下
发表于 2011-11-26 21:39:10 | 显示全部楼层
1. always @(posedge clk or posedge start or negedge reset)  从没见过这么写的
   
2. 软件自动检查; launch时钟沿的后面离它最近的沿做setup检查,这个离它最近的沿的前一个沿做hold检查
发表于 2011-12-4 12:07:44 | 显示全部楼层
咱也来学习一下
发表于 2011-12-8 15:19:56 | 显示全部楼层
start reset 都是异步的,设置一样的,
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