在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4488|回复: 5

[求助] 关于timing check,请高手指点

[复制链接]
发表于 2011-11-17 17:16:12 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
刚学用刚写DC脚本,想问一下问题:
1,异步置数
   如果一个寄存器,always @(posedge clk or posedge start or negedge reset) ,存在异步置位,这个异步置位端需要做一些约束吗?怎么约束

2,上升沿和下降沿同时存在
  一个design中,如果有path:上升沿launch,下降沿(和前面同一个clk时钟)capture,那我们该怎么约束呢?“是不是只要定义clk的周期就可以了,软件自动检查timing?
 楼主| 发表于 2011-11-17 17:40:11 | 显示全部楼层
怎么就没有人来帮我解答一下呢?哎!!!!着急。。。
发表于 2011-11-18 16:37:37 | 显示全部楼层
帮你顶下
发表于 2011-11-26 21:39:10 | 显示全部楼层
1. always @(posedge clk or posedge start or negedge reset)  从没见过这么写的
   
2. 软件自动检查; launch时钟沿的后面离它最近的沿做setup检查,这个离它最近的沿的前一个沿做hold检查
发表于 2011-12-4 12:07:44 | 显示全部楼层
咱也来学习一下
发表于 2011-12-8 15:19:56 | 显示全部楼层
start reset 都是异步的,设置一样的,
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-6 03:33 , Processed in 0.020260 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表