怎样得到一个窄脉冲

shxr

回复 10# bukubuku

module delay_syn(

           clk32k,

           clk1M,

           rst_n,

   pulse1

);


input clk32k;

input clk1M;

input rst_n;

output pulse1;


wire clk32k_delay;

assign #100 clk32k_delay=clk32k;

assign pulse1=clk32k_delay ^ clk32k;

endmodule

这个如何设dont touch

shxr

回复 12# ccj507


   嘿嘿，，也是一个思路，，

bukubuku

回复 13# shxr

这样写综合不出delay来的，直接写网，例化库里的cell



input clk32k;

input clk1M;

input rst_n;

output pulse1;


wire clk32k_delay;

//assign #100 clk32k_delay=clk32k;
//assign pulse1=clk32k_delay ^ clk32k;

dly_cell_name dly0(.A(clk32k), .Y(y0));
dly_cell_name dly1(.A(y0), .Y(y1));
dly_cell_name dly2(.A(y1), .Y(clk32k_delay));

inv_cell_name inv0(.A(clk32k_delay),.Y(clk32k_delay_b));

and_cell_name and0(.A(clk32k),.B(clk32k_delay_b),.Y(pulse1));

shxr

这样的话对于小的code还好，如果把它放在大的设计里，是不是代码在仿真的时候用我写的那一段，拿去综合的时候用你这一段？？

shxr

回复 18# ccj507


   了解了，就是如果换工艺的话代码就需要改变了

A120

这个是我以前做鉴相器用的，实验可行，脉冲非常窄，如果你想用1M的时钟估计不能处理！

module p(
   clk32k,
   pulse1
);

input clk32k;
output pulse1;

reg d;

assign pulse1 = d;

always @(posedge clk32k or posedge pulse1)
begin
        if (pulse1) begin
                d  <= 1'b0;
        end
        else begin
                d  <= 1'b1;
        end
end


endmodule