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除法器设计

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发表于 2011-11-15 14:28:30 | 显示全部楼层 |阅读模式

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怎样在ARM处理器流水线用verilog实现一个32*32硬件除法器,用普通方法不行啊,周期太长了,延时大。谁能帮解答下,非常感谢。。
发表于 2011-12-7 15:20:38 | 显示全部楼层
楼主要求性能多少?精度,速率? 几拍出一个结果?不明白你说的ARM。。。
 楼主| 发表于 2011-12-8 14:59:11 | 显示全部楼层
回复 2# dongdong214


    加一个比较器,根据数据来判断所需要的周期数,现在还没想太清楚。32除以32,只有整数商,没有余数。
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