使用modelsim se 6.4b仿真Spartan 6中的DDR3 IP核出现问题

20100630 · 发表于 2011-11-12 11:40:45

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大家好：
如题所示，使用MIG产生的example_design中的文件进行功能仿真，所有的程序均为example_design中的，没有做任何改动，仿真时出现以下错误提示：
# ** Error: (vsim-3058) The width (14) of Verilog port 'addr' does not match the array length (13) of its VHDL connection.
# Region: /sim_tb_top/u_mem_c3
不知道什么原因，大家帮帮忙，给点提示，小妹不胜感激

wjhdmmm · 发表于 2011-11-12 14:01:25

本帖最后由 wjhdmmm 于 2011-11-12 14:03 编辑

回复 1# 20100630

你在Verilog中的addr信号是14位的，而VHDL中定义的数组是13位的。若verilog做的顶层文件，例化的元件是vhdl编程，两者之间（.XXX(addr)）接口不匹配。

20100630 · 发表于 2011-11-15 10:17:45

非常感谢

ra3d · 发表于 2014-11-10 21:55:47

非常感谢

[求助] 使用modelsim se 6.4b仿真Spartan 6中的DDR3 IP核出现问题

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