NanoTime问题

3purple · 发表于 2011-11-8 14:43:52

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电路为一个简单 latch(3端口CLK,DATA,OUT).
  mark_latch和match_topology都success.
  在trace_path后，报如下信息：
  ......
  Warning: Simulator Warning: Net DATA failed to switch.(DELC-004)
  Warning:Failed to get delay from pin xxx (net DATA) edge rising to pin xxx (net DATA) edge rising ,unable to trace further.(DELC-003)
  .......
  无任何timing reports.
  有遇到过同样问题的吗，盼解答

icfbicfb · 发表于 2011-11-8 20:23:59

问下，nanotime是干啥的，哪家的工具

3purple · 发表于 2011-11-9 09:03:35

synopsys家的，做晶体管级STA，类似于PT（PT做门级STA）

ethanpan · 发表于 2011-11-17 19:48:23

latch是需要配置的，不然会穿透从而丢失路径

3purple · 发表于 2011-11-21 18:32:28

感谢各位，问题已结，原因是transistor的length scale不统一，造成nanotime将um误读成m，无法驱动且无法做simulation.

3Q.

jimliu12 · 发表于 2011-11-21 19:22:30

dedian 的点分数

jimliu12 · 发表于 2011-11-21 19:24:04

dedian 的点分数

plligen · 发表于 2013-5-4 00:26:23

回复 4# ethanpan

怎么设置呢？

plligen · 发表于 2013-5-4 00:28:10

回复 5# 3purple

我也遇到相同问题，楼主怎么解决的呢

太阳 · 发表于 2021-9-9 16:47:25

有没有nanotime的仿真流程

[求助] NanoTime问题

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