1.5分频的仿真图，请进

zhengyu_0001

一个1.5分频的分频器，仿真波形如下图，clk_temp1的上升沿，COUNT执行else语句，count<=count-1;clk_temp3<=0;div<=0;    红色方框；根据上述功能仿真的结果不会出现，count==0的情况，可是div却有输出是1的情况。

//clk_div 1.5//
module clk_c7(clk,div);

仿真图

input clk;
output div;
reg div;

assign  clk_temp1=clk^clk_temp2;

always@(posedge clk_temp1)
begin
if(count==0)
   begin
     count<=1;
     clk_temp3<=1;
     div<=1;
   end
else
    begin
      count<=count-1;
      clk_temp3<=0;
      div<=0;
    end
end

always@(posedge clk_temp3)
begin
   clk_temp2<=~clk_temp2;
end
endmodule

PYGH

你能仿真出来？

phoenixson

我想你还没有理解这种方法的本质，实际上后端实现时， clk_temp2与 clk时钟沿之间是需要有一定latency的，而clk_temp2 实际上就是一个简单的上下沿时钟的门控信号，这样就会使得clk_temp1产生一个一定宽度的脉冲，在前仿真中，在你看不到有时钟沿的地方数据发生了翻转，实际上clk_temp1是有一个无线窄的脉冲的（因为前仿真中clk_temp2 latency为0的缘故），在某些仿真器中，如果打开-glitch 选项就可以看到。
在后端实现时，需要调整clk_temp2的delay，以满足触发器的min pulse width 需求。