ECO问题

twn2000 · 发表于 2011-11-4 10:13:32

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MPW发现芯片有Bug，然后在verilog里加了一些很少的代码，由于不想重新做P&R,但是ECO不想用Spare cell,该怎么办？

hawkz · 发表于 2011-11-4 10:21:14

Mask fronzen了，代码有改动，应该会改到器件吧，怎么可能不用spare cell？

twn2000 · 发表于 2011-11-4 10:43:20

由于是mpw,可以重新在做full mask的

陈涛 · 发表于 2011-11-4 11:13:03

用pre-mask的ECO流程

twn2000 · 发表于 2011-11-4 11:21:41

谢谢了

icfbicfb · 发表于 2011-11-4 19:53:49

要看你改多少了，改一些metal连接是肯定的吧，

不动baselayer 是可以的，就是改一些metal 连接，具体改几层

要看改动的规模

愚人ぅ林 · 发表于 2011-11-4 23:23:04

1.看改动的层数决定，没有spare_cell也可以free一些功能来做
2.如果想加cell,且很少。可以直接在pr后的网表添加，ecoPlace & ecoroute 当然要保证验证通过

jiancongwoo · 发表于 2011-11-5 12:28:59

看下是否有可能做Metal ECO

lz1920 · 发表于 2011-11-6 01:43:50

metal fix或者FIB吧。。。。

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