帮忙看一个systemverilog的例子

zzczx

附件是完整的例子和从中解压出的单独的atm_cell.sv.
是systemverilog for verification 书中的一个例子源代码，从chris spear主页上下
载的，按理不该有错。 不过作者是用vcs跑的。 我现在用questasim 跑，出现以下错误
：

##### atm_cell.sv(91):    UNI_cell cell;

# ** Error: atm_cell.sv(91): near "cell": syntax error, unexpected "cell", e
xpecting "IDENTIFIER" or "TYPE_IDENTIFIER" or '='

###### atm_cell.sv(92):    $cast(cell, to);

# ** Error: atm_cell.sv(92): near "cell": syntax error, unexpected "cell", e
xpecting ')' or ','

###### atm_cell.sv(93):    if (this.GFC != cell.GFC)         return 0;

# ** Error: atm_cell.sv(93): near "cell": syntax error, unexpected "cell"

###### atm_cell.sv(94):    if (this.VPI != cell.VPI)         return 0;

# ** Error: atm_cell.sv(94): near "cell": syntax error, unexpected "cell"

###### atm_cell.sv(95):    if (this.VCI != cell.VCI)         return 0;

# ** Error: atm_cell.sv(95): near "cell": syntax error, unexpected "cell"

###### atm_cell.sv(96):    if (this.CLP != cell.CLP)         return 0;

# ** Error: atm_cell.sv(96): near "cell": syntax error, unexpected "cell"

###### atm_cell.sv(97):    if (this.PT != cell.PT)           return 0;

# ** Error: atm_cell.sv(97): near "cell": syntax error, unexpected "cell"

###### atm_cell.sv(98):    if (this.HEC != cell.HEC)         return 0;

# ** Error: atm_cell.sv(98): near "cell": syntax error, unexpected "cell"

###### atm_cell.sv(99):    if (this.Payload != cell.Payload) return 0;

# ** Error: atm_cell.sv(99): near "cell": syntax error, unexpected "cell"

###### atm_cell.sv(104): function void UNI_cell::display(input string prefix
);

帮忙看看是什么地方有误。初学systemverilog，满头雾水啊。谢谢

liangyefeng

源程序是utopia.tar吗？怎么下载还要钱？

zzczx

下载收费是论坛规定的。这个改不了。
不过随便发表文章、回复就有论坛币了，无所谓2个论坛币吧。

heritor

我估计是要加·include 才行，我再modelsim里面仿真一些代码也是不行，需加·include。

zzczx

是因为cell是sv 保留关键字的原因

jackbh851

cell是sv的关键字

zhangnana168

下下来，看看，。

bob_haohao

谁听说过VMM验证方法学呀

gracefulhe

学习了