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楼主: ertss

[原创] 关于FPGA设计仿真和硬件实测不一致问题的讨论

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发表于 2012-12-18 09:00:25 | 显示全部楼层
回复 30# ysxiliu
个人理解应该是走全局时钟网络可以减小时钟偏斜

保持时间分析
Thold + Tskew <= Tcq + Tcomb

在设计阶段如何避免保持时间违规:①在数据通路上增加buffer以增大组合逻辑延时,但可能影响建立时间,不是最佳方案②减小时钟偏斜,寻求PNR工程师帮助

在芯片制造完成之后如何避免保持时间违规:无法修复
发表于 2012-12-18 09:03:21 | 显示全部楼层
回复 31# seulk


   明白了 谢谢!~
发表于 2012-12-19 22:20:49 | 显示全部楼层
谢谢高手分享!!
发表于 2012-12-20 17:57:51 | 显示全部楼层
回复 1# ertss


    谢谢啊
发表于 2013-1-3 10:48:30 | 显示全部楼层
讲得很不错!
发表于 2013-1-17 09:45:30 | 显示全部楼层
楼主真是个热心人
发表于 2013-1-27 11:12:24 | 显示全部楼层
学习ing
发表于 2013-1-30 15:54:16 | 显示全部楼层
so much clver
发表于 2013-2-6 10:45:25 | 显示全部楼层
腦袋放著硬件的邏輯來寫代碼才不會遇到一些很奇怪的問題
发表于 2013-2-10 17:09:00 | 显示全部楼层
长知识
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