quartus仿真无果，请教！

zhengyu_0001

夏宇文 --复杂数字逻辑系统的verilog设计和方法 中有这样一段程序，讲时钟产生和复位信号的，代码如下：（无输入）
module clk_gen (clk,reset);
output clk;
output reset;
reg clk,reset;
initial
begin
reset = 1;
clk =0 ;
# 3 reset = 0;
#5 reset =1;
end
always  #5 clk=~clk;
endmodule

按照我的理解，觉得应该是一个上电复位+时钟信号，可是仿真后的图片CLK是X，reset是高电平，请教我是不是该timescale???

dreamylife

看着很正确啊~

gaurson

要先确定一下q2是否支持initial语句的综合性，否则也许它被综合掉了，一般来说initial是不可综合的。这个模块多数应该用在验证平台里面作为时钟发生器，实际应用很少这么写。或许你用modelsim等第三方验证工具能够得到结果。

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