一个四级的Mux,其中第二级信号为关键信号如何改善timing

subrant · 发表于 2011-10-23 10:14:21

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这个问题网上见过很多次了，看到解决的方法是：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。可是小弟还是不明白，为什么这样做就可以改善timing？这里指的改善timing是什么意思？
真的不太明白，请各位大侠告诉我为什么？

icfbicfb · 发表于 2011-10-23 10:54:18

这个是电路级别的修改吧，不算门级的，门级这样要和前端讨论的， fm要过

zg0826 · 发表于 2011-10-23 11:09:18

同问，好像是Via的笔试题，忘记是哪年的了

dreamylife · 发表于 2011-10-23 22:47:26

回复 2# icfbicfb

case语句是有优先级的，写在前面的优先权比较高，在电路中先处理。
关键路径是指延迟最大，到达mux时间最晚的信号，所以放在最后一级可以处理的最晚，能让mux的优先权电路等一下关键路径的延迟。
在逻辑综合时有些引导语句可以引导dc综合的结果，比如//synopsys parallel_case就能让dc生成无优先级的mux电路，可是这样对电路的功能来说比较危险

icfbicfb · 发表于 2011-10-23 23:27:00

原来是考察综合的原理，学习了

nju044 · 发表于 2012-8-20 15:50:42

回复 4# dreamylife

dreamy 大侠，小弟还是不怎么明白，如果要改善timing，把四个输入端都用流水线处理一下不就可以了吗？当然这个可能比较费资源。

但是片选信号为何也要改？一般的case综合，都作为无优先级处理，而且很多书上写的也是推荐无优先级case综合方式，那么这里为何有优先级大有裨益呢？

可能说的有点乱，我也是刚看到这个题，不明白，所以请教你一下~

vividbearylz · 发表于 2013-4-26 14:13:10

希望有高手来详细解答一下啊

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