求助：时序分析中同一时钟的不同路径问题

supercainiao · 发表于 2011-11-15 22:09:52

hawkz说的MMMC是一种解法
如果不想用MMMC的话，在B和C处，分别定义generated_clock，然后把它俩set_false_ ...
陈涛发表于 2011-11-13 13:13

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谢谢陈版的建议，这是一个从constrain上解决的好办法

papertiger · 发表于 2011-12-13 15:08:51

我们也遇到同样问题。
很奇特的是：在encounter 下是完全没问题的。只在primetime 下出问题。
个人认为这是一个primetime 很久的bug 了。

papertiger · 发表于 2011-12-13 18:09:45

按照primetime 文档，ABD,ACD 也应该算reconvergent logic in clock network，但是
set CRPR 后没用。

将D点设置为generated_clock 解决了setup ，但是出现一个莫名其妙的hold violation。

supercainiao · 发表于 2011-12-28 22:31:58

回复 13# papertiger

个人理解 ABD,ACD 应该不算reconvergent logic in clock network，逻辑上不可能但是工具单从电路结构上看并不认为是false的
我用的ETS同样也是这样的情况

zhaowf · 发表于 2012-3-12 13:04:09

我的想法跟陈涛一样，在B和C处create_generated_clock，然后对这两个generated clock设置false path或者set_clock_ groups -logically_exclusive

429842518 · 发表于 2012-3-12 14:16:25

回复 8# 陈涛

顶版主，这个方法好，我也使用过，此方法也适合对sdc中时钟节点定义不适合做时钟树的时候重新定义时钟

xiaoli055 · 发表于 2012-6-20 18:14:16

回复 1# supercainiao

无乐不作 · 发表于 2013-8-26 17:28:23

回复 8# 陈涛

陈大，按照你的方法，在B和C处，分别定义generated_clock，把它俩set_false_path后，是不是还要在D点加上一句set_caee_analysis呢？

xiaoshao · 发表于 2013-9-13 17:29:54

你看下report里有没有CPPR的 recovery

yanda007 · 发表于 2014-9-14 21:11:32

真心学习了，陈大的方法真好！

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