verilog中使用always的问题

l2002924700 · 发表于 2011-10-18 12:03:57

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小弟现在遇到一个问题，就是在使用always语句时，后面的敏感参数列表中没有括弧，而是直接跟在always后面，有哪位大侠使用过这种用法吗，可否赐教一二！不胜感激！例：
always@Clk_50M
begin
end

sultan · 发表于 2011-10-19 09:41:36

只跟一个参数，括号可以省略，多个参数就不行了

jun_dahai · 发表于 2011-10-19 09:50:28

敏感列表中，有单个敏感参数时，倒是无所谓
不过，我不明白，为什么不按习惯来，要这么去写代码？？

l2002924700 · 发表于 2011-10-19 10:00:19

谢谢，我是看的别人写的代码，发现这个问题，后来问了之后才知道这种代码是工具自己产生的！

tian2tian74 · 发表于 2011-10-19 12:55:25

建议写空格，小心综合工具的翻译

zhinvxing · 发表于 2011-10-19 16:49:06

本帖最后由 zhinvxing 于 2011-10-19 17:03 编辑

回复 6# tian2tian74

写什么空格？人家问的是与always后括号相关的问题，详细点说把。

atomdust · 发表于 2011-10-20 13:50:22

对于组合逻辑，如果后面只有一个敏感信号，加不加括号是相同的；如果有多个敏感信号，必须加括号
另外，如果是多个敏感信号，可以只写一个括号，括号里面不写任何信号，综合器会自动处理的
即 always @(a,b,c,d)与always @()是相同的

l2002924700 · 发表于 2011-10-20 14:48:05

回复 8# atomdust

解释得很详细，谢谢！

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