在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 5201|回复: 6

[原创] FPGA中非门组成的环形振荡器问题

[复制链接]
发表于 2011-10-12 11:25:19 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
在FPGA中用verilog写个环形振荡器,因为是基数个反相器首尾相连,功能仿真(由于没有器件延时)就会存在问题,而且综合是不是又会把多个反相器相连给优化了。这两个问题怎么解决,尽量具体点。
还有,在FPGA中怎么手动布线(不是做asic后端哦)。
 楼主| 发表于 2011-10-12 11:29:28 | 显示全部楼层
焦急等待中,望指点,不胜感激
发表于 2011-10-13 10:50:36 | 显示全部楼层
你用的应该是基本门原语不带有延时信息,当然不能仿真
要防止反相器被优化,你要对那些反相器之间的连线加一个约束
发表于 2011-10-13 14:17:04 | 显示全部楼层
 楼主| 发表于 2011-10-13 14:35:49 | 显示全部楼层
回复 3# xiangql
   
我能不能先不仿真,等综合布线完了之后,每个门存在延时了再后仿真。
发表于 2011-10-13 14:42:20 | 显示全部楼层
可以做后仿。不加约束的话,环路是会被优化掉的
发表于 2011-10-15 08:51:59 | 显示全部楼层
altera的话用lcell+inverter,频率不稳定,但时钟是可以用的
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-6 07:57 , Processed in 0.028179 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表