verilog与VHDL语言那个有利于设计实现？

sweet1200 · 发表于 2011-10-5 23:31:53

您需要登录才可以下载或查看，没有账号？注册

x

如题......
之前好像听有的人说verilog设计语言简单但是最后容易出现设计的功能无法正确下载到芯片的情况，是真的么？？

13572185776 · 发表于 2011-10-5 23:39:39

感觉不会是这样的，这些中硬件描述语言都是电路图的替代者，它们不是设计语言，而是一种描述，只要描述的正确，符合自己的预期，两种语言就没有任何差别了。。。

sweet1200 · 发表于 2011-10-6 10:08:26

非常感谢~~

lizhaohong520@ · 发表于 2011-10-6 17:06:35

verilog设计语言好理解！！！！

never_lazy · 发表于 2011-10-6 19:51:02

企业中用Verilog HDL比较多，高校、研究所等科研机构用VHDL偏多！

VideoIC · 发表于 2011-10-7 13:29:10

Verilog用起来更简单，适合RTL级描述。VHDL适合更高层次的电路描述。

sweet1200 · 发表于 2011-10-7 13:40:09

非常感谢各位~~

falloutmx · 发表于 2011-10-8 09:09:29

verilog适合开发，VHDL适合实现。刚入门的时候写verilog就会出现LZ说的那种情况

dlb05061131 · 发表于 2011-10-8 13:15:21

这些问题就不要再讨论了，结贴。

danielz29 · 发表于 2011-10-11 10:15:52

vhdl should be much more better.

[求助] verilog与VHDL语言那个有利于设计实现？