从D触发器的逻辑结构说明建立时间和保持时间

greg_chang · 发表于 2012-2-2 23:50:55

分析的挺好的。

610liuying · 发表于 2012-2-16 11:34:04

路过，看看

navie · 发表于 2012-2-16 17:43:53

现在用mos组件的DFF不一定是这种结构了

stenvenxin · 发表于 2012-2-17 09:37:31

学习了

lemongy · 发表于 2012-3-1 22:22:38

好贴，支持一下啊~~~~

higoogle · 发表于 2012-3-9 22:17:01

想法很好

digitalimage · 发表于 2012-3-13 14:25:17

我的理解，请各位评论一下：
现在的D触发器一般由反向器和传输门组成，2级结构。
Setup time的意义：数据从D端进入后到达存储节点（第一级结构）需要一定时间（传输门和反向器的器件延迟），假如时钟跳高前这段时间无法得到满足，存储节点会处于中间的亚稳态。
Hold time的意义：D触发器内部用到了时钟的正反相位，理论上应该是边沿严格对齐，但是实际情况下，会出现同是00的状态和同是11的状态（时钟从高跳低的时候出现00，从低跳高出现11），导致在一段时间内（11情况下）Q和D直接连接，假如这时D不稳定，Q就会出现亚稳态，所以在时钟跳高后也要求D稳定一段时间，这就是hold time.

yuhw17 · 发表于 2012-5-10 16:09:06

回复 2# guoyu

yanda007 · 发表于 2012-5-29 23:37:08

值得学习，总结的很好

lh130748 · 发表于 2012-6-30 00:23:14

理解了一些，过于细节了，看的很绕头！这种电路深入没有实际意义的！

[原创] 从D触发器的逻辑结构说明建立时间和保持时间

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