在 40nm 65nm 90nm 和 0.18um 間 analog 差多少?

peterlin2010 · 发表于 2011-9-19 10:57:16

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以前只做到 0.18um  最多 shrink 0.13um

那一些 SOC 使用到 65nm  90nm 下 ,
analog or I/O 還是使用 0.18um or  3.3v ??

還是有直接使用 65nm LV 做analog design ??
break down 電壓應該很低下 analog 該如何 design ?

還有 layout 是否要考慮 OPC rule ?
fully layout 是 layout 自己畫 opc rule 嗎 ? 還是使用 tool 加 ?

jamesccp · 发表于 2011-9-19 16:41:24

等高手分享经验。

msgdcd · 发表于 2011-9-19 20:26:11

在90nm, 55nm还是有3.3v 5v MOS的。而且多数analog还是使用这些MOS. 象PLL, RC Oscillator可以使用1.2v MOS.

peterlin2010 · 发表于 2011-9-21 18:47:12

那 40nm 65nm 會有 gate leakage 嗎 ??
如做 analog design

65nm nmos Vth 是多低阿 ?

leorry · 发表于 2012-1-6 21:28:57

65nm 90nm IO 还有直接用3.3VIO和2.5VIO

laiqingbing · 发表于 2012-9-7 16:15:30

请问下你们说的IO电压能否在同一芯片内同时实现2.5V，3.3V，1.8V，如果能实现，请问怎么实现！谢谢！

zhangbj1980 · 发表于 2013-7-23 17:00:32

在同一个芯片内当然可以有不同的IO电压

hujiaomianhao · 发表于 2014-4-5 21:44:54

xuexi zhong !!

peterlin2010 · 发表于 2014-5-7 09:18:05

Intel 好像在ATOM CPU 有 low threshold mos ..這類會可以使用在ANALOG design ?
因為以前有人說 low vth native_Nmos (如一般 vt=0.6 native nmos vt=0.2~0.3v)
不但 area 大還可能漏電..

[求助] 在 40nm 65nm 90nm 和 0.18um 間 analog 差多少?

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