XILINX/ise12.2 综合结果与布局布线占用资源不一致的问题？？？

shiyinjita

请问一下 ，我写个加法器，A,B ： 其中A是用门级电路实现的，B是RTL级别实现的，实现功能是一样的 。
但是现在出现的问题是
    综合时     ： A(门级) 占用的资源 比B（RTL级） 要少 ：
    布局布线 ： A（门级）占用的资源比B（RTL级） 要多 ；

请问大家知道这是什么原因啊？ 应该以哪个为准呢？