如何保护自己的Verilog代码？

Jerry_yx · 发表于 2011-9-12 10:40:03

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和某公司合作一个项目，我们做前端，他们做后端。

我们的前端用FPGA设计验证后（没有用FPGA商提供的IP，全是自己编写的Verilog），现在如何把加密的代码给后端公司？

方案1：听说可以用Protected Verilog，将.v加密成.vp。问题：
1）.vp用什么工具生成：
2）.vp是只能用来仿真，还是也能够用来综合？
3）.vp安全性如何？会不会被破解？

方案2：直接用DC综合成网表给后端公司。问题是：DC综合，如何综合出和工艺无关的网表？

谢谢！