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楼主: 12kids

[求助] 关于DC的optimize

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发表于 2011-9-15 11:32:03 | 显示全部楼层
回复 10# icfbicfb


    我知道model和mode不一样.
我现在只想确认我手里的库是不是少点东西.
我打开一个*.lib看了,
查不到"wire_load"的说明

我在tsmc0.18um的文件里就看到过:
/* wire-loads */
  wire_load("tsmc18_wl10") {
    resistance  : 8.5e-8;
    capacitance : 1.5e-4;
    area        : 0.7;
    slope       : 66.667;
    fanout_length       (1,66.667);
  }
发表于 2011-9-15 20:50:40 | 显示全部楼层
NLDM 是传统的liberty format,  就是一开始的.lib ,  经典款, 只包含timing , power信息

CCS : composite current source,是synopsis为了90、65nm下多power,timing,noise合一的
lib,而且计算算法比较精确,可以做signoff,  比如pt 和icc都可以用ccs db 做link path,

ECSM : effective current source model ,  cadence主推的,类似ccs的lib, cadence自己的算法,
为cadence工具提供signoff 程度,比如edi ,  celtic ,

synopsis flow的工具可以用ccs, cadence的用ecsm,

如果不想太麻烦,直接用NLDM 也行的, 一般CCS/ECSM 文件都很大,几百M,
发表于 2011-12-28 00:02:50 | 显示全部楼层
学习了。多谢
发表于 2013-1-5 17:57:20 | 显示全部楼层
本帖最后由 ikey 于 2013-4-9 09:45 编辑




    说的很好。
发表于 2014-8-25 14:51:06 | 显示全部楼层
学习学习
发表于 2014-12-29 10:06:09 | 显示全部楼层
学习了!
发表于 2016-4-6 17:03:54 | 显示全部楼层
回复 12# icfbicfb


    请问一下,有一点我不太懂,icc如何用ccs库进行更精确的时序分析呢?您说在icc中设置link path,是设置link_library吗?但是link libray只是放一下gate level netlist中用到的instance而已,怎么会用它进行时序分析呢?不太清楚
发表于 2016-4-7 22:37:06 | 显示全部楼层
dc可以根据面积优先,速度优先,power优先做优化。
wire load可以在没有routing之前估算wire的cap和delay
发表于 2016-4-8 00:20:51 | 显示全部楼层
DC大致分为三个步骤:

Elaborate(不作时序优化)
Logic Level Optimization
Cell (& Physical for DCT/DCG) Optimization

前面两项优化对DC就是个笑话...
发表于 2016-4-12 09:06:48 | 显示全部楼层
学习一下,刚下了smic055的的工艺库
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