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[求助] primetime和dc中STA分析差异

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发表于 2011-9-10 09:41:33 | 显示全部楼层 |阅读模式

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最近在做些东西,发现primetime和dc进行STA分析后所得的结果不一样。看如下图。

dc中STA分析结果

dc中STA分析结果

PT中STA分析结果

PT中STA分析结果

设计图

设计图

从图中可以看出,结果不同主要是由于dc计算data required time考虑了clock network delay (ideal),而pt计算data required time时没有考虑clock network delay (ideal)。问下各位大牛,真正的情况应该是怎么样的?我更感觉dc计算的结果是正确的。如果要将pt中结果改成和dc一致,是否要加什么代码?
注:约束都是一样的。critical path是从sel到Cout[3]之间的路径。
发表于 2011-9-10 10:01:25 | 显示全部楼层
综合的时候,clock是ideal network,所以delay应该是0。
pt一般在pr之后,这时候的clock是真实的clock。
DC的时序分析只是对setup time而言的,而且只能作为参考。
 楼主| 发表于 2011-9-10 10:17:56 | 显示全部楼层
回复 2# hover99

但是在dc中STA分析时,那个delay不是0,在pt分析时是0。而且在计算data arrival time时无论pt还是dc都是考虑到了clock network delay的。
对于检查setup time这点我知道。但是还是对这个问题不大清楚,麻烦能不能说清楚点?
而且好像pt在pr之前也是需要做的,只是作为一个参考,主要是由于rc延迟的不精确,而在pr之后就比较精确了,是不是这样?
发表于 2011-9-10 10:37:50 | 显示全部楼层
DC是不会考虑clock延迟的,所以DC综合之后,clock的延迟为0才对。
 楼主| 发表于 2011-9-10 11:11:58 | 显示全部楼层
回复 4# hover99

意识就是时序约束中加的uncertainty和delay在STA分析的时候是没有用的?
发表于 2012-2-15 10:30:17 | 显示全部楼层
could you say it more clearly??
发表于 2012-2-24 16:27:09 | 显示全部楼层
(1) syn的时候  加clk约束为  ideal clk了吗?
(2) 我怎么觉得你现在用PT跑的design并没有加入CTS?
发表于 2012-3-9 10:44:43 | 显示全部楼层
学习一下!!!
发表于 2012-3-9 11:13:32 | 显示全部楼层
为什么cout 会有用clk来算setup?不是都是组合逻辑么
发表于 2012-3-9 11:13:59 | 显示全部楼层
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