用门级的verilog来写时序电路就搞不定了，请帮帮忙

subrant · 发表于 2011-9-9 17:09:39

本人是在ISE里面做的，之前一直想在verilog中找flipflop，可是verilog没有这个原语，然后ise里面可以用FD作为D触发器用，所以现在能自己搭电路了，我还总结了几页纸，大家如果感兴趣我可以发给大家，谢谢大家的关照

cxgu_wx · 发表于 2011-9-9 23:53:55

本帖最后由 cxgu_wx 于 2011-9-10 01:08 编辑

可以写个always嘛

lilang1988 · 发表于 2011-9-10 03:47:03

wonderful~~~

[求助] 用门级的verilog来写时序电路就搞不定了，请帮帮忙