综合和布局布线帮我看看都还需要提供那些文件

yuluw2004

刚用一个新工艺,smic65nm,帮我看看还需要那些文件,
我准备用synopsys DC 做综合
           cadence ENCOUNTER 布局布线,

感觉问题:
1. 没有做DC用的db(fast,slow,typical)文件,以前用TSMC18会有Artisan目录,下面就有做综合和布局布线需要的文件,
2.缺少目录synopsys,不知是否下面就有DC用到的文件.


看拿来的标准库的信息如下:
astro  cdl        doc       gds  phy_lib                     symbol
cdb    cell_list  fastscan  lef  SCC65NLL_HD_HVT_V1p1a.note  verilog

SCC65NLL_HD_HVT_V1p1a.note  下面的内容:
5> CONTENTS:                                DETAILS
-----------------------------------------------------------------------------------
./SCC65NLL_HD_HVT_V1p1a.note                  Release notes
astro/                                       Astro views,including the antenna information
in CLF format,wire track definition ,mapping file
cdl/
    SCC65NLL_HD_HVT_V1p1.cdl                  LVS netlist
cell_list                                    Cell list of this  library
doc/
    SCC65NLL_HD_HVT_V1p1.pdf                  Datasheet
fastscan/
    SCC65NLL_HD_HVT_V1p1.atpg                 ATPG pattern for fastscan
gds/
    SCC65NLL_HD_HVT_V1p1.gds                  GDS database
cdb/                                         Celtic noise database
lef/
    tf/                                       Tech file of lef
    macro/                                    Cadence P&R library
phy_lib/                                     Physical library
symbol/                                      Symbol for designvision
synopsys/                                    Basic for NLDM,NLPM;ecsm for NLDM,NLPM,ECSM
timing;ccs for NLDM,NLPM,CCS timing,CCS noise
    1.0v/                                     1.0v Timing model
    1.2v/                                     1.2v Timing model
verilog/
    SCC65NLL_HD_HVT_V1p1.v                    Verilog model for positive timing check and
function verification.
    SCC65NLL_HD_HVT_NEG_V1p1.v                Verilog model for negative timing check