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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 求助VERILOG-A
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查看: 1872|回复: 1

[讨论] 求助VERILOG-A

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673741088
发表于 2011-9-4 13:30:32 | 显示全部楼层 |阅读模式

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最近想用VERILOG-A进行电路级别的建模仿真 不太了解erilog-a 高手求指点啊 ，叙述下大致的流程 感激不尽
仿真

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大飞
发表于 2011-9-7 16:06:43 | 显示全部楼层
语法跟verilog相似。用veriloga给实际模块建立模型，代替实际电路来仿真。
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