请问如何仿真system verilog的testbench

ertss · 发表于 2011-9-2 18:15:48

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Modelsim 6.5可以仿真system verilog写的testbench吗(设计文件是纯粹的verilog)?

testbench里面我用了一些sv的class和assertion等语句可以仿真吗?

谢谢啦

gaurson · 发表于 2011-9-3 13:01:33

没有问题的。

gaurson · 发表于 2011-9-3 13:02:17

用过6.5d和6.5c可以，不知道你的版本是多少？

ertss · 发表于 2011-9-5 12:13:14

嗯我用的Modelsim 6.5c可以了

xinmeng6393 · 发表于 2014-3-31 13:49:41

一样求指教

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