DC 综合脚本中的问题

peterzm

set timing_enable_multiple_clocks_per_reg true
set verilogout_show_unconnected_pins true
set_ultra_optimization true -force
set compile_delete_unloaded_sequential_cells true
这是design compiler tcl脚本中出现色变量设置，
请高手帮我解释一下以上几句设置是什么意思

andrewv

set verilogout_show_unconnected_pins true意思是将没有连接的端口一样在网表中显示出来，这个主要是版图以后做LVS和DRC需要的 具体的可以查manpage
set_ultra_optimization true -force是指网表优化 force选项的意思记得不是太清楚了 你需要查一下manpage里面 看看force选项的意思
set timing_enable_multiple_clocks_per_reg true是多时钟周期综合的timing check选项，具体的还是查看manpage里面的例子
set compile_delete_unloaded_sequential_cells true这个是删除冗余的时序器件或单元

andrewv

PS：大部分的命令在manpage中都是有说明和实例的 楼主可以好好研究下mainpage

peterzm

谢谢楼上的回答

wlmwxm

学习学习，谢谢lz

wlmwxm

主要过来学习学习，谢谢楼主

y3rike

高级功能

bsbs525

MARK~~~

364366191

MArKDDD

eddylee

过来学习的，突然看到。