Modelsim资料收集(有简介)

chenshuang

最近在学Modelsim,在各大网站收集了一些学习资料,现在分享给大家.如果以前有人发过,就不好意思了.所以我对每个附件做了简要说明,要是你已经有了就不用下载了。毕竟需要的人大部分都是穷人啊(我深有体会!)

附件名字及简介如下:
modelsim教程（彩色英文）.pdf------第一页是:Analysing Designs Using Model Technology's Modelsim.英文版,modelsim的基本操作.

modelsim使用教程.pdf           -------这个很经典,推荐!!第一页是:第八章 使用Modelsim进行仿真设计

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提到Modelsim,就不能不提写TESTBENCH的问题,我这里有篇关于testbench的文章,不知道前人发过没有,现在也给大家献上
简介:
testbench preliminary.pdf   ----中文的(呵呵，我喜欢),介绍了testbench的意义和简单的入门引导,最后还说了两个例子.第一页是:testbench preliminary

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另外还有篇关于状态机设计的文章,也给大家传上,PPT格式,我已压缩成RAR格式
简介:

状态机设计.ppt    -----中文板,第一页是个画,上面用艺术字写着:用VHDL设计状态机

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发了贴后忐忑不安,因为不知道以前有人发过没有,如果要一篇一篇的确认有太费工夫,所以建议斑竹弄个资料搜索之类的功能,能搜一下.如果以前有人发过了,请大家发贴告诉我啊,不要骂我啊,我也忘记是从哪里下载的了,有可能就是在这个论坛下载的呢呵呵.

chenshuang

ModelSim是业界最优秀的HDL语言仿真器
它提供最友好的调试环境，是唯一的单内核支持VHDL和Verilog混合仿真的仿真器。是作FPGA/ASIC设计的RTL级和门级电路仿真的首选，它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准，支持C/C++功能调用和调试。ModelSim专业版,具有快速的仿真性能和最先进的调试能力，全面支持UNIX(包括64位)、Linux和Windows平台。[本信息至于E维下载www.9iv.com］主要特点：RTL和门级优化，本地编译结构，编译仿真速度快；单内核VHDL和Verilog混合仿真；源代码模版和助手，项目管理；集成了性能分析、波形比较、代码覆盖等功能；数据流ChaseX；Signal Spy；C和Tcl/Tk接口，C调试。
　　是业界唯一单一内核支持VHDL、 Verilog HDL和SystemC混合仿真的仿真器
同时也支持业界最广泛的标准如Verilog 2001、SystemVerilog等，内部集成了用于C/C++，PLI/FLI和SystemC的集成C调试器。支持众多的ASIC和FPGA厂家库，可以用于FPGA和ASIC设计的RTL级和门级电路仿真。ModelSim的最新版本ModelSim6.0(2004.8.29)。
　ModelSim最大的特点是其强大的调试功能：先进的数据流窗口，可以迅速追踪到产生不定或者错误状态的原因；性能分析工具帮助分析性能瓶颈，加速仿真；代码覆盖率检查确保测试的完备；多种模式的波形比较功能；先进的Signal Spy功能，可以方便地访问VHDL 或者VHDL和Verilog混合设计中的底层信号；支持加密IP；可以实现与Matlab的Simulink的联合仿真。
　　ModelSim分几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本
而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。SE版和OEM版在功能和性能方面有较大差别，比如对于大家都关心的仿真速度问题，以Xilinx公司提供的OEM版本ModelSim XE为例，对于代码少于40000行的设计，ModelSim SE 比ModelSim XE要快10倍；对于代码超过40000行的设计，ModelSim SE要比ModelSim XE快近40倍。以下列表介绍了OEM版本（以Xilinx公司提供的ModelSim XE版本为例）与ModelSim SE版本之间的差异。
　　ModelSim SE支持PC、UNIX和LINUX混合平台；提供全面完善以及高性能的验证功能；全面支持业界广泛的标准；Mentor Graphics公司提供业界最好的技术支持与服务。
ModelSim版本功能与性能差异
技术差异 　　　ModelSim SE　　　ModelSim XE II
单一语言支持　　　支持　　　　　 支持
混合语言支持　　　支持　　　　　 不支持
xilinx库支持　　　支持　　　　　 支持
其它库支持　　　　支持　　　　　 不支持
技术支持与服务　　MentorGrphics　Xilinx
产品升级　　　　　支持　　　　　 不支持
浮动使用授权　　　支持　　　　　 不支持
调试功能差异　 ModelSim SE　　　 ModelSim XE II
基本图形用户界面　支持　　　　　　支持
SignalSpy　　　　 支持　　　　　　不支持
代码覆盖率检查　　支持　　　　　　不支持
性能分析　　　　　支持　　　　　　不支持
数据流与X跟踪　　 支持　　　　　　不支持
波形比较　　　　　支持　　　　　　不支持
检查点复原　　　　支持　　　　　　不支持
混合语言调试　　　支持　　　　　　不支持
Debug Detective　 支持　　　　　　不支持

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ModelSim SE 十分钟入门
1.ModuleSim SE 快速入门
    本文以ModelSim SE 5.6版本为基础，介绍ModelSim  。SE的最基本用法，高深的我也不会
    当你安装完ModelSim SE之后，可以将你的ModelSim SE的起始路径设置为你的工作目录（如e:\verilog），具体方法是在右键单击执行文件ModelSim SE的图标再点击属性栏，就可以看到ModelSim SE的起始位置，改为你的工作目录就可。
    学习verilog语言也必须学习写它的testbench文件，即测试文件。建议从最开始就学习写，写一个程序写一个testbench。ModelSim SE仿真用的文件也就是testbench文件。Testbench文件可以在仿真中发现你的逻辑错误，对于以后作较大的程序更适用。而避免让你在实际调试中的出现很多的问题而无头绪。
    好，现在假设你在e:\verilog目录下有一个\div目录，该目录下有两个文件div.v和tdiv.v为一个分频时序描述文件和它的testbench文件。文件内容如下：

e:\verilog\div\div.v
module div(clk_i,clk_o,reset);
parameter DIV_N = 4;
input clk_i;
input reset;
output clk_o;
reg clk_o;
integer count;

always @ (negedge reset or posedge clk_i)
begin   
    if(!reset)        
        count <= 0;
    else
        if(count == 3)
            count <= 0;
        else
            count <= count + 1;            
end

always @ (negedge reset or posedge clk_i)
begin   
    if(!reset)        
        clk_o <= 0;
    else
    begin
        if(count <= (DIV_N/2 - 1))
            clk_o <= 0;
        else
            clk_o <= 1;
    end
                    
end

e:\verilog\div\tdiv.v
module testdiv;
reg clk_i;
reg reset;
wire clk_o;

always #50 clk_i = ~clk_i;

initial
begin
    #0    reset = 0;clk_i = 0;
    #100  reset = 1;
    #2000 $stop;
    end

div div1(.clk_i(clk_i),.clk_o(clk_o),.reset(reset));
endmodule

下面是我们的仿真步骤：
启动ModelSim SE, 首先看到在在ModelSim SE右边的窗口有ModelSim> 这样的提示符。在提示符后，顺序运行以下命令：
    vlib work  该命令的作用是在该目录下建立一个work目录，请注意不要用操作系统来新建一个work的文件夹，因为用操作系统建立的work文件夹并没有ModelSim SE自动生成的_info文件。
        vmap work work    该命令的作用是将目前的逻辑工作库work和实际工作库work映射对应。
    vlog div.v  tdiv.v  该命令的作用是编译这些文件，要注意的是文件可以单独分开编译，但是一定要先编译被调用的文件。假如是VHDL文件就可以用vcom file1,file2命令来编译。
    vsim testdiv  仿真命令, 注意后面的参数必须为tdiv.v中的模块名。
    add wave/testdiv/ * 该命令的作用是将testbench文件tdiv.v中模块testdiv下所有的信号变量加到波形文件中去。这时候你也可以看到wave文件被打开。
    run 2000  该命令的作用是运行2000个单位时间的仿真。也可以用run –all命令来一直仿真下去。
    这时候就可以在wave窗口文件中看到你的仿真结果。
    当然也可以观察其它窗口的结果，用view命令显示     
     view * 观察包括signals、wave、dataflow等窗口文件。也可以分别打开。例如用view signals来观察信号变量。
    ModelSim 5.6还有一个很好用的功能。就是可以看整个文件所形成的数据流程，各个模块之间的逻辑联系。具体方法是在仿真后执行命令  view datalflow 就可以打开dataflow文件，在dataflow的窗口菜单中点击navigate（导航）中的view all nets就可以观察到各个模块之间的逻辑联系，模块一般都为initial模块、always模块、assign模块等等。点击中一个模块，则这个模块变为红色。这时候在view菜单下点击show wave就可以在窗口下方弹出wave窗口，不同的是这个wave窗口所显示的信号变量仅为点击中的模块所包括的信号变量，这时候也可以点击仿真run –all小图标来仿真有关这个模块的输入输出关系。

    以上命令，就是ModelSim SE仿真程序所用到的基本命令。实际上都可以在窗口菜单中找到，效果是一样的，可能大家觉得每次用鼠标点击菜单方式更快一点，但是在ModelSim SE中开可以执行一种批处理文件，就是file.do文件，相当于DOS中的.bat
文件。你可以用批处理方式来使你仿真简单化，具体做法为，将你所要执行的命令编辑在一起，以上面所讲为例，我可以编辑一个div.do文件，文件内容如下：
vlib work                // 建库
vmap work work        // 映射
vlog div.v tdiv.v         // 编译
vsim testdiv              // 仿真（模块名称）
add wave/testdiv/ *      // 将testdiv下的所有信号变量加入到wave窗口中，注意”*”前必须, 有“　”，即空格
run 2000        　      // 或者用run –all等。
view  view all&#61664;dataflow            // 用navigate  nets观察dataflow，不想观察就可以不加这条指令

将上述内容保存后，每次用命令do　 div.do 就可以自动执行想要的仿真动作。

ghost_ic

好啊
我看过了

phoenixwelt

呵呵，我刚开始学FPGA，下载来看看先