verilog代码DC综合的问题（verilog code design compilar）

peterzm

always @(posedge clk or negedge rst)
begin
      if(!rst)
           counter2<=0;
      else
           begin
              if(counter2==49)
                    counter2<=0;
              else
                    counter2<=counter2+1;
           end
end

always @(posedge scl)
begin
    counter2<=0;
end
以上代码在做DC综合时总是报错：如下
counter2[5] or a directly connected net is driven by more than one source, and not all drivers are three-state.
counter2计数器的每一位都报同样的错，以上错误是counter2计数器的第5位报错。
请高手指教，怎么修改以上代码，但是功能不能改变。

icfbicfb

问下前端版，

puyuwei

不要在 不同的always内部 对同一个变量进行赋值...

l7951247

我想问你，如果clk的上升沿和scl上升沿同事到来，那么是给count2自加呢，还是置零？？？明显的错误、、

peterzm

谢谢各位

inter211

顶贴赚积分

mldxl.

counter在两个块里面进行赋值le