calibre在做LVS的时候，power net找不到，然后就abort operation了

frmingshan · 发表于 2011-8-30 22:33:28

貌似就标签的问题啊

oldmanx · 发表于 2011-12-2 02:40:37

icfbicfb · 发表于 2011-12-2 08:39:04

子模块也有电源pin、label的好吧，要不然怎么供电，
global就是全局变量的意思，这样出现在.subckt里面的vdd，vss就不用在端口声明里面写，
只要.global VDD VSS即可，即他们是一个net，

把自己的power，ground name填入下面的变量里面， ?可以通配，
LVS POWER NAME “vdd" ”VDD“ ”VCC“
LVS GROUND NAME "gnd" "vss"

onlykals · 发表于 2011-12-2 08:41:45

看起來是LAYOUT裡面沒有找到VDD/GND,
如同前面幾位大大說的,
stream in laker/virtuoso 裡
然後在top cell裡的打上PG 的TEXT即可

另外icfbicfb板大說的global 可能是指netlist的吧?
我也有遇過因為全是stdcell, v2lvs轉verilog到spice後,
沒有定義global PG的問題~

icfbicfb · 发表于 2011-12-2 09:07:50

对，在spice里面定义 .globaL vdd vss
layout上只要标了一个label，金属连到一起的都算，
除非用VIRTUAL CONNECT 连接，

这个是看网表的，如果网表里面的subckt是本身带vdd，vss的，倒不用这个global，

比如 nand2x1 (.A(asfs) , .B(fss) .Z(fs) , .VDD(VDD) , .VSS(VSS))

因为这个就像spice的标准调用过程，只要top有个VDD/VSS pin就会一级一级连接下来，

tempscu · 发表于 2011-12-7 22:21:50

积分积分

xiaoquanic · 发表于 2014-5-9 20:13:07

还是没怎么看懂啊，将统配添加进LVE规则还是显示这个警告

毅小祥 · 发表于 2015-7-2 16:56:09

回复 9# sages

请问这版图上没有PIN 是怎么回事?,我也遇到了这个GROUND POWER warning

毅小祥 · 发表于 2015-7-3 13:41:18

回复 4# icfbicfb

请问你说这个具体是怎么做的？

D_WADE_MH3 · 发表于 2015-7-8 14:05:39

回复 13# icfbicfb

我的也出现这个问题，想问您下。这个到底是怎么回事啊，为啥我打了4个label他一个也不认啊最后PORT个数为0

[求助] calibre在做LVS的时候，power net找不到，然后就abort operation了

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