请教：一个信号在一个模块里既作时钟线又作数据

刺猬精灵

我想请问一个信号在一个模块里既作时钟线又作数据线，能行吗？一个做IC的人给我讲过，一个信号在一个模块里不能既做时钟线又做信号线，他说这是禁止的。但我又看到网上I2C的从机例子中，只有两根线，SDA,SCL，在处理过程中则把SDA,SCL既作了时钟线，又作了数据线。
always @(posedge scl)
  sr<={sr[6:0],sda}; //移位寄存

always @(negedge sda)
if(scl)
  start<=1'b1;//判断起始条件
else
  start<=1'b0;

在第一个always里sda作的是数据线吧，第二个always里又充当的时钟线。到底是怎么回事呀？求解。。。。。。。。。。

whr701

第二个不是做时钟线，只是把SDA作触发事件

刺猬精灵

回复 3# whr701


    这种使用不叫时钟？那什么叫时钟？我不太懂。那个SCL不是也一样吗？

guoyu

你要理解，时钟之所以为时钟，是以其精准和稳定为基础的。一般来说，SDA信号可能会有毛刺，作为时钟不符合“同步时序设计原则”，你可以参考叫做《优秀设计十条戒律》这个Coding Style文档。对于I2C接口，一般由频率高出很多的系统时钟作为时钟，通过检测信号的沿或电平的变化来完成逻辑。

刺猬精灵

回复 5# guoyu


    请问你可以把你说的那个《优秀设计十条戒律》发份给我吗？我的邮箱yangxiaohua_09@163.com

刺猬精灵

回复 6# 刺猬精灵


    不用了哈，我下载到了。。。不好意思。