关于CP测试Flow中拉偏（Over&Under Stress）测试的问题请教

david_sung

关于CP测试Flow中拉偏（Over&Under Stress）测试的问题：
1、对于SCAN及MBIST是否有必要进行Over Stress测试，Vcc+xx%×Vcc？经过此项测试可以将potential的failure筛选出来吗？
2、同样的Under stress测试，Vcc-xx%×Vcc是否同样有必要？
3、是否有必要进行降频测试？比如目前的测试频率为20Mhz，是否要降频至10Mhz测试？
（或者说测试中采用芯片实际的使用频率来测试，是否有必要改变测试频率？有什么好处？）
4、是否所有的或者说大部分的测试iteam都需要进行，VCC or VDD的拉偏测试（+/-10%拉偏）？
5、有什么测试手段或者方法可以在CP测试中引入可靠性的测试理念，可以筛选出potential failure dice？主要指logic部分和embedded SRAM部分；
请有相关经验的朋友可以帮忙解释或者举例以前做过的case，一起讨论拉偏测试对整个CP测试flow的作用。

emerlai

1. Make sure the spec is right. Actually, yes, but not much.
2. The same.
3. scan is 10M or 20M or 50M. the faster the shorter testing time. Fucntional testing should work at-speed.
4. for spec.
5. DFT, much scans, AC transition............

conghung2012

楼上答的都是些什么东西，答非所问。

lijie5992373

顶上去，这么好的问题，没人回答嘛