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[求助] 向大虾请教FPGA 管脚问题

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发表于 2011-8-17 17:01:28 | 显示全部楼层 |阅读模式

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请教大虾,如果某个IO管脚本来是悬空的,但是在UCF文件里把它上拉,是不是这个管脚输入就可以看作一直是高电平,而不是悬空了?
发表于 2011-8-18 08:07:49 | 显示全部楼层
是高电平
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