set_multicycle_path对异步电路的约束

Andreatong · 发表于 2011-8-15 02:44:27

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在异步电路的处理当中，对REG有快时钟读入，慢时钟输出，
反之，慢时钟读入，快时钟输出；等情况下，set_multicycle_path对path的约束
大侠，可否给出经验，更好之，应用参考资料

ikey · 发表于 2013-1-4 15:45:00

http://bbs.eetop.cn/thread-285983-1-1.html

上善若水8888 · 发表于 2013-3-24 22:41:30

这句命令或者说约束主要用在什么地方啊？

boaleo · 发表于 2013-8-15 09:28:18

首先对于两个不同频率的时钟来说，首先有一个默认的set up 检测的两个沿
，然后设置了set_multicycle_path -setup 以后，将setup的两个沿的相对位置改变了，
同时hold的检测也变了，这个时候如果设置了set_multicycle_path -hold，这相应的再改变
hold的检测的两个沿的相对位置，其中-start 和 -end，指的是相关的两个默认沿的移动，如果
是-start在移动lunch edge 的位置，如果-hold则移动cap edge的位置。

在选择默认沿的时候，要以小周期的为标准，比如说，如果是快采慢，设置-setup 3，则在lunch edge
后面的第三个cap edge 检测，而这个时候hold的检测就是在第二个cap edge。

如果是慢采快，设置-setup 3 -start 则在cap edge前的第三个lun edge检测setup，而同时已经确定了hold
的检测在cap edge前的第二个lun edge

123093558 · 发表于 2014-8-28 19:50:39

感想楼主

Horizon00 · 发表于 2015-6-18 17:49:24

谢谢楼主

liu121zhe · 发表于 2015-8-24 11:10:47

异步设个毛的multicycle，直接set_false_path。你说的是两个时钟同源，但是不同频率吧

xudetong · 发表于 2015-10-21 11:21:08

学习了，谢谢

漠北 · 发表于 2015-10-22 09:15:55

谢谢楼主楼上，虽然没看懂。。。。

姚圈圈 · 发表于 2017-8-24 14:47:18

讲得很好

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