FPGA关于分频时钟信号的约束的请教和讨论

ertss

大家好，

我用一个计数器产生了计数器时钟的enable信号，用作来四分频，波形图如下：

____-----____-----____-----____-----____-----____-----____-----____-----  counter's clock;
____-----------_______________________-----------_______ clock's enable（used for frequency division）

由于counter's clock和enable信号一定存在时钟偏斜，所以有可能驱动clock enable信号的counter's clock的分支上升沿到来比较快，而驱动
其他电路的counter's clock上升沿来的比较慢，这样很可能该enable的clock没有enable到；

请问通过什么方法能够约束这两个信号，使得这两个信号一定满足clock enable的关系；

我想到几个方面，但是不太清楚怎么实现：
1.把clock's enable这个信号约束成基于counter's clock的generated clock。请问是否divided by 4, duty cycle=33.33，offset=0, phase=0即可？
2.用set_clock_uncertainty -from {counter's clock} -to {counter's clock} -setup XX使得counter's clock 有一定的建立时间余量；
请问XX应该是正数还是负数？ 这里是否还应该设置set_clock_uncertainty -hold?
3.现在我得counter's clock是通过pll产生的，怎样在Altera Quartus下设置使得counter's clock和clock's enable都跑在全局时钟网络上以减小clock skew?

如能得到解答，小弟不甚感激啊！！

我将真事隐去

用counter's clock来产生enable不行吗
为什么要这么麻烦？