VerilogA语法简介

llming · 发表于 2011-8-3 19:11:33

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verilogA语法简介
--------------------在Verilog-A中，你可以将电阻电容电感等器件用一个方程式来表述，比如I(out) <+ V(out)/R，这样就产生了一个电阻，最后Verilog-A仿真器会用某种算法(迭代是最常见的)将I(out)和V(out)求解出来，然后根据这个解去算下一个时刻的I、V等，当然这仅仅是指时域仿真
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knowhow1268 · 发表于 2011-8-4 07:32:18

正在学习中！！！！

mypcbok01 · 发表于 2011-8-4 09:22:58

非常感谢

091120057 · 发表于 2011-8-4 10:06:01

ocys · 发表于 2011-8-4 11:08:45

ddddddddddddddddddd

god_1012 · 发表于 2011-8-4 15:19:22

还真没用VA写过程序！研究研究。。

Bookert0921 · 发表于 2011-8-4 15:34:41

研究研究

twfly · 发表于 2011-9-20 14:23:40

学习学习

leedj127 · 发表于 2011-9-20 16:20:47

非常感谢

gliang1986 · 发表于 2011-9-28 11:29:42

正在学习，谢谢楼主

[资料] VerilogA语法简介

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