CTS balance

tonyhard · 发表于 2011-8-3 21:35:04

经过高人指点，我的design已经可以进行balance了。
方法是，在执行CTS时，人为插入BUF诱导一下。
（在clock的root点后）

这招的确管用，从root点到插入的BUF间的net上，CTS balance时就去插BUF了。
但要使design可以很好的生成时钟树，最好在clock_opt后，balance之前，人为插入的BUF。。。

不过，治标不治本。到底是什么导致的，目前还原因不明。

xingyun666666 · 发表于 2015-12-11 10:21:21

回复 2# 八部众生

对于ICG问题到底应该怎么处理？不banlance它，使能端出问题，balance它后面的reg出问题，妹子刚做后端，求罩啊

ydlm42sj · 发表于 2015-12-12 16:59:27

关键还是none stop pins
分析clock str ，确认none stop pins 。

15909834256 · 发表于 2025-6-6 14:35:12

tonyhard 发表于 2011-8-3 21:35
经过高人指点，我的design已经可以进行balance了。
方法是，在执行CTS时，人为插入BUF诱导一下。
（在clock ...

请教下，您现在知道是什么原因导致的吗，看起来像工具的问题

15909834256 · 发表于 2025-6-6 14:50:39

jackynyc 发表于 2011-8-3 14:31
你吧两个clock 的sink report 出来，然后挑最差的，看看timing report，然后分析下clock path 为什么不能ba ...

clock的 sink 怎么report出来呀

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