写好的模块，单独运行时可以正常执行，合在一起运行时就不出现像了，求高手指点。

dlb05061131 · 发表于 2011-7-27 11:17:57

谢谢大家问题已经解决了问题是FPGA 在接受数据时，用的 if else 太多了，当大于四个之后，其接收数据就会 ...
ZISON 发表于 2011-7-26 12:30

登录/注册后可看大图

IF else 在综合的时候，如果太多，造成的延时一定非常大，这样，接口时序就无法满足了。

buley · 发表于 2011-7-27 12:09:43

如果是IF ELSE多了就不对的话，有可能是时序问题，因为if else这是用组合逻辑生成的。

jun_dahai · 发表于 2011-7-27 14:04:19

当条件选择比较多时，最好使用case语句，不要使用if...elseif...else语句，熟悉综合的朋友应该都会知道：
case语句综合后的电路是没有优先级的，面积小，路径延迟小
if..else if..else语句综合后的电路具有优先级，面积较大，路径延迟较大
除非必须使用具有优先级的电路，才使用if...else if...else语句描述

kelvinbao · 发表于 2011-7-27 16:34:18

It should be timing problem...

You can do a timing analysis in TimeQuest...

saiweili · 发表于 2011-8-18 17:11:43

我遇到过，我处理了很长时间，最后发现还是代码有问题，仔细看看代码

小小子 · 发表于 2011-8-19 22:03:04

估计是连接问题

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[求助] 写好的模块，单独运行时可以正常执行，合在一起运行时就不出现像了，求高手指点。

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