写好的模块，单独运行时可以正常执行，合在一起运行时就不出现像了，求高手指点。

ZISON · 发表于 2011-7-22 16:21:56

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写好的模块，单独运行时可以正常执行，一和其他程序和在一起运行时就不出现像了，求高手指点。该模块是串口通信模块，平时单独用事没有问题将其设为顶层文件，运行也没有问题，就是一放到整个程序中就不行了，找了好长时间也没发现问题。。。。

lhlhualin · 发表于 2011-7-22 18:36:05

通常出现的问题是接口协议没匹配好还有测试隐藏的bug没debug到

极品飞车10 · 发表于 2011-7-22 20:22:42

是不是连线问题

tiangua · 发表于 2011-7-22 21:03:39

2L和3L说的都有可能，可以仿真一下看看。

zhunh · 发表于 2011-7-24 00:08:28

仅根据你现在说的现象很难定位到具体问题啊

raislin · 发表于 2011-7-24 15:09:50

lack of info ...

ZISON · 发表于 2011-7-26 12:30:50

谢谢大家问题已经解决了问题是FPGA 在接受数据时，用的 if else 太多了，当大于四个之后，其接收数据就会出问题，而四个以内的都正常。

pengguihua · 发表于 2011-7-26 13:57:02

应该是接口时序没配对

lca6 · 发表于 2011-7-26 16:11:47

根据解决的方法看，问题的产生和代码的复杂程度有关，有可能是时序问题，也可能是信号fanout等其他问题，值得研究一下。建议做一下时序分析，应该可以找出问题的根本原因

Lawee · 发表于 2011-7-26 16:27:11

原来是时序不满足导致的

[求助] 写好的模块，单独运行时可以正常执行，合在一起运行时就不出现像了，求高手指点。