Verilog代码仿真时一直运行下去不动了是怎么回事

alenww · 发表于 2011-7-6 14:35:04

分析可能原因：状态机处于某个状态中出不来了，请检查（1）激励是否存在问题；（2）设计本身是否存在缺陷导致

trace_of_wind · 发表于 2017-11-28 22:45:18

楼主，你好，请问这个问题最后解决了吗？我现在也遇到仿真时间停止不动的情况了。

y23angchen · 发表于 2017-11-29 18:39:41

组合逻辑回环，醉了

[求助] Verilog代码仿真时一直运行下去不动了是怎么回事