关于跨时钟域的设计与综合

wangxuede220 · 发表于 2011-6-30 14:36:35

回复 8# acgoal

版主您好，后两条我能看懂，第一条的意思是说布局布线后仿就可以发现异步电路可能存在的问题吗，还是什么？异步电路要看后仿能解释一下吗？

StopMe · 发表于 2011-7-1 00:33:27

综合时对时钟的分析仅限于同步时钟，异步电路工具没法分析，所以对于跨时钟域的要设set_false_path告诉工具不要去费力气分析

wangxuede220 · 发表于 2011-7-1 08:22:18

回复 12# StopMe

谢谢！

sages · 发表于 2012-5-15 16:00:44

MARK一下

Timme · 发表于 2012-5-16 11:31:53

对FPGA这些时序问题也同样存在。Quartus自带Timequest图形界面很好看，建议新手在Timequest调通后把SDC挪到DC去跑。

对第一个问题，在MUX输出端create generated clock（以打断b到c的传递），然后把a和c归为同一clock group，b为另一clock group即可

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