xilinx仿真

sunyuanxin · 发表于 2011-6-27 13:27:44

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已经写好了模块的verilog程序，现在要进行行为仿真，Isim就直接出波形了，而且输入波形不能编辑，怎么样才能对输入波形进行编辑？

demonsolar · 发表于 2011-6-27 18:50:10

用modelsim仿真

Lawee · 发表于 2011-6-27 19:09:18

找到输入波形对应的文件

sunyuanxin · 发表于 2011-6-28 15:06:47

回复 3# Lawee

找到之后呢？修改？还有，我看别人都使用ise自带的isim就仿真了，都没有用modelsim。

Lawee · 发表于 2011-6-28 17:22:13

肯定是修改输入波形激励文件啦

delay_love · 发表于 2011-6-29 15:20:12

使用synoposys 公司的verdi 和 vcs 进行联合仿真，不仅可以得出波形图而且可以相应的得出电路图
仿真中间如果得出的波形不正确，可以修改相应的code 以及输入相应的激励（你所说的波形对应的文件）

sunyuanxin · 发表于 2011-6-29 18:22:53

哦，已经解决了。谢谢！

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