FPGA的延时处理

zywang · 发表于 2011-6-25 12:33:35

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小弟设计一个模块，其中产生四个脉冲信号，需要它们从FPGA出来的脉冲能够对准。求教大家怎么约束布线和延时，使得四个脉冲信号对齐？

zywang · 发表于 2011-6-25 12:40:18

在线等答案~~~

guoyu · 发表于 2011-6-29 15:40:09

毕竟不是DDR的PHY，一般的I/O是LVDS。觉得可以将四个脉冲寄存一下输出，并且把那个触发器pack到IO里。即使用I/O自己的触发器。选4个紧挨着的IO。这样的话误差应该很小了吧。

genus001 · 发表于 2011-6-29 20:54:05

同意楼上的，ALTERA的话可以讲寄存器约束为FAST IO，这样它们输出到管脚的延时会比较一致。

miaoxuerong · 发表于 2011-6-29 23:52:25

用io逻辑资源输出即可

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