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[求助] verilog 计数器 【求助】

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发表于 2011-6-24 17:21:38 | 显示全部楼层 |阅读模式

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module compare(equal,a,b)
input a,b;
output equal;
if(a==b)
equal=1;
else equal=0;
endmodule
上面程序哪错了,,老师只说用assign语句,,我想知道上面怎么错了
发表于 2011-6-24 17:56:23 | 显示全部楼层
module compare(equal,a,b)
input a,b;
output equal;
reg equal;
always @( a or b)
begin
if(a==b)
equal=1;
else equal=0;
end
endmodule

你再试试,看行不?
 楼主| 发表于 2011-6-24 18:08:30 | 显示全部楼层
回复 2# 司徒温孤
   首先谢谢你啦!!你好强大呀
一点小问题----第一句module后加分号,,再弱弱的问下,为什么一定要在always下赋值
发表于 2011-6-25 22:00:37 | 显示全部楼层
HDL 语言和C等高级语言是不同的啊 不能用C的想法写HDL代码
发表于 2011-6-25 23:39:26 | 显示全部楼层
看来楼主对于verilog还没什么认识,怎么不找一下书看一下呢。
 楼主| 发表于 2011-6-26 00:38:53 | 显示全部楼层
回复 4# freeren_liming


    刚学,,
 楼主| 发表于 2011-6-26 00:44:34 | 显示全部楼层
回复 5# dlb05061131
     
       版主推荐本书给我哈,,我学校发的书里只用一章来介绍verilog....
发表于 2011-6-26 00:53:42 | 显示全部楼层
书嘛,太多了。
这里不好介绍。
不过,在论坛里边搜一下 verilog,你就有了很多本好书了。
发表于 2011-6-27 11:52:52 | 显示全部楼层
这个才是只用assign 语句的。

//---------------------------------
module compare(equal,a,b);
input a,b;
output equal;

assign equal = (a==b)?1:0;

endmodule

//---------------------------------
发表于 2011-6-27 20:21:42 | 显示全部楼层
if else只能出现在always中哈
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