DC中能不能约束不使用某个cell的某个输出pin?

chifalcon

各位好,我一直做FPGA,对asic综合不太了解,遇到一些问题,求指教:

     我现在的工作需要在设计中只使用库中的几种类型的门,其它的都不能用.  然后将综合好后的只含这几个门的门级网表转移到FPGA综合工具中做其余的工作.但现在我遇到的问题是GTECH中的所有FF都有一个QN,即负输出端.而FPGA中的FF只有正输出端.所以这样综合出来的网表无法与FPGA所需要的对应.

   我想能不能将set_dont_use约束到DFF的负输出端,即只使用D,C和正输出Q. 但我查过好像set_dont_use只能限制库中cell的使用,不能限制某个cell中某个端口的使用.是这样吗?

  另外,能不能用约束使时序部分保持在较高的描述级,即不要具体translate时序部分到DFF门级.因为我在后续的FPGA中可以再做.这样就没有FF端口的对应问题了.


  求指教,谢谢!

shireIC

这种需求太奇怪了，我觉得你要的不是解决办法，而是改需求。

Lawee

同时锁定LZ所说的CELL 和 PIN

masaka_xlw

思路如下：
（1）你既然知道不使用某个pin，说明你对那一部分的circuit已经能确定，否则你的需求就有问题
（2）既然circuit已经知道，根据你的fuction 电气特性等等 可以确定库里的某些cell
（3）直接在设计中使用这些cell
（4）约束中dont_touch

abc2403

库里面肯定有 只有正输出Q的DFF，用这个就可以了，把有负输出QN的CELL SET-DONT-USE

abc2403

库里面肯定有 只有正输出Q的DFF，用这个就可以了，把有负输出QN的CELL SET-DONT-USE