DC中能不能约束不使用某个cell的某个输出pin?

chifalcon · 发表于 2011-6-22 01:34:37

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各位好,我一直做FPGA,对ASIC综合不太了解,遇到一些问题,求指教:

   我现在的工作需要在设计中只使用库中的几种类型的门,其它的都不能用.  然后将综合好后的只含这几个门的门级网表转移到FPGA综合工具中做其余的工作.但现在我遇到的问题是GTECH中的所有FF都有一个QN,即负输出端.而FPGA中的FF只有正输出端.所以这样综合出来的网表无法与FPGA所需要的对应.

我想能不能将set_dont_use约束到DFF的负输出端,即只使用D,C和正输出Q. 但我查过好像set_dont_use只能限制库中cell的使用,不能限制某个cell中某个端口的使用.是这样吗?

  另外,能不能用约束使时序部分保持在较高的描述级,即不要具体translate时序部分到DFF门级.因为我在后续的FPGA中可以再做.这样就没有FF端口的对应问题了.

  求指教,谢谢!