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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端资料区 › 版图验证的问题
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查看: 2388|回复: 3

[求助] 版图验证的问题

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梧桐
发表于 2011-6-21 09:50:49 | 显示全部楼层 |阅读模式

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刚刚学习版图，在cadence中做LVS的时候，在run时总出现si.out和si.log找不到的情况，请问这是怎么回事儿呢？
请哪位高手帮忙解答一下，谢谢
学习

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tomzhuo
发表于 2011-6-21 11:28:41 | 显示全部楼层
我帮你顶
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mayunli
发表于 2011-6-21 13:36:39 | 显示全部楼层
顶一下！
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