ICC中两行ROW之间的距离问题

lz1920

回复 6# yueluofenghen


    我猜他说的是,虽然VDD和VDD是back to back的,但是由于std cell的VDD, VSS pin不是在std cell的边上,而是在中间,所以当preroute的时候,VDD和VDD之间,VSS和VSS之间会有一小段间隔,这样的power是可以出现的.

chris_li

从LZ的描述看， back-to-back的place和via-to-via violation并不冲突， 如果via-to-via min spacing rule 和 stdcell height相当的话， 自然就有违反了，但是这是什么工艺啊， 会这样啊？

arnold1019

如果要把row 和row的距離拉開,我想只能用修改standard cell lib 的unit tile cell 的高度來解決這固問題.

lint123

   

你用的莫非是ARM提供的40nm的library?如果是的话,你在 preroute standard cell的时候,先把advance rule选上 ...
lz1920 发表于 2011-6-23 13:13

                               
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   谢谢分享

yueluofenghen

回复 11# lz1920


    不会是你说的那种lib我觉得，如果是那种有一个P/G在中间，反而不会出这问题了。我猜楼主意思就是普通的double back，但是上下两行std的高度和row间距不一致。不知道楼主还会不会再出现解释下，呵呵

qingx_j

感觉7楼说的有道理。还有Layout中连接VDD VSS的Con到PRboundary 的Space 要大于等于1/2 Pitch

arnold1019

Please check your technology file, and add below info, then try again.

PRRule          {
                rowSpacingTopTop                = 0.6
                rowSpacingTopBot                = 2.5
                rowSpacingBotBot                = 0.6
                abuttableTopTop                 = 0
                abuttableTopBot                 = 0
                abuttableBotBot                 = 0
}

whynoreason

回复 17# arnold1019

能否帮忙解释下这些个参数的具体意思呢？多谢了！

minfly1

回复 4# alphavor_jay


   STD为啥会有这种问题呢，你的library有问题吧，是自己做的standard cell 么？自己设计的话，可以把con往cell的中间拉一下

eda_reg

我觉得11楼正解。楼主用的莫非是chartered(现为GLOBALFOUNDRY)65nm工艺的库？我之前一个项目遇到过11楼描述的问题。